//module sin1khz
//(
//input clkfc,rst_n,
//output [13:0]date_sin_1k
//);
//reg [19:0]add_sin_1k;
//always@(posedge clkfc,negedge rst_n)
//begin
// if(!rst_n)
//  add_sin_1k<=20'd0;
// else
//  begin
//  add_sin_1k<=add_sin_1k+20'b100;
//  end
//end
//sinrom_add12_date14	sinrom_add12_date14_inst (
//	.address ( add_sin_1k[19:8] ),
//	.clock ( clkfc ),
//	.q ( date_sin_1k )
//	);
//	
//endmodule
module sin1khz
(
input rst_n,
input clkfc,
output reg [31:0]add_sin_1k,
output [13:0]date_sin_1k

);
always@(posedge clkfc,negedge rst_n)
begin
 if(!rst_n)
  add_sin_1k<=32'd0;
 else
  begin
  add_sin_1k<=add_sin_1k+32'd429497;   //确定步进量
  end
end
sinrom_add12_date14	sinrom_add12_date14_inst (
	.address ( add_sin_1k[31:20] ),
	.clock ( clkfc ),
	.q ( date_sin_1k )
	);
endmodule

